ПРИМЕНЕНИЕ АСИНХРОННЫХ СХЕМ ДЛЯ ПОВЫШЕНИЯ ЗАЩИТЫ ОТ АТАК ПО СТОРОННИМ КАНАЛАМ
Аннотация
Целью настоящей работы является анализ применения асинхронных схем для повышения защищенности информационных систем от атак по сторонним каналам – методов получения несанкционированного доступа к конфиденциальным данным и выполнения несанкционированных действий в системе. От криптографического анализа и эксплуатации программных ошибок, атаки по сторонним каналам принципиально отличаются нацеленностью на аппаратную часть атакуемой системы. Интегральные схемы во время работы непреднамеренно создают электромагнитные сигналы и обладают рядом эксплуатационных характеристик, которые могут подвергнуться исследованию со стороны злоумышленника и стать источниками утечки информации – сторонними каналами. Безопасность современных информационных систем невозможно в полной мере обеспечить без повышения устойчивости к таким атакам. Одним из методов противодействия атакам по сторонним каналам является использование асинхронных схем, главной отличительной чертой которых является отказ от использования глобального тактового сигнала для синхронизации отдельных элементов интегральной схемы в пользу локальной синхронизации, обеспечиваемой механизмом «рукопожатий». Интегральные схемы, при проектировании которых была применена асинхронная схемотехника, обладают рядом уникальных качеств, позволяющих эффективно противостоять таким атакам по сторонним каналам, как атаки по времени и атаки с применением анализа потребляемой мощности. В настоящей работе представлена классификация атак по сторонним каналам, описаны асинхронные схемы и их свойства, повышающие их устойчивость к некоторым типам атак по сторонним каналам, приведены примеры, наглядно демонстрирующие повышение защиты информационных систем, в которых используются асинхронные схемы.
Ключевые слова
Полный текст:
PDFЛитература
1. Kocher P.C. Timing Attacks on Implementations of Diffie-Hellman, RSA, DSS, and Other Systems. Advances in Cryptology — CRYPTO ’96, Berlin, Heidelberg. 1996, p. 104–113.
2. Mangard S., Oswald E. and Popp T. Power Analysis Attacks: Revealing the Secrets of Smart Cards, 1st ed. Springer Publishing Company, Incorporated, 2007.
3. Tromer E., Osvik D.A. and Shamir A. Efficient Cache Attacks on AES, and Countermeasures. J Cryptol,
vol. 23, no. 1, p. 37–71, Jan. 2010.
DOI: http://dx.doi.org/10.1007/s00145-009-9049-y.
4. Pessl P., Gruss D., Maurice C., Schwarz M. and Mangard S. DRAMA: Exploiting DRAM Addressing for Cross-CPU Attacks. 2016.
5. Mehrnezhad M., Toreini E., Shahandashti S.F. and Hao F. TouchSignatures: Identification of User Touch Actions and PINs Based on Mobile Sensor Data via JavaScript. Journal of Information Security and Applications, vol. 26, p. 23–38, Feb. 2016.
DOI: http://dx.doi.org/10.1016/j.jisa.2015.11.007.
6. Michalevsky Y., Nakibly G., Schulman A., Veerapandian G.A. and Boneh D. PowerSpy: Location Tracking using Mobile Device Power Analysis, arXiv, arXiv:1502.03182, Aug. 2015.
DOI: http://dx.doi.org/10.48550/arXiv.1502.03182.
7. Patel H. and Baldwin R.O. Random Forest profiling attack on advanced encryption standard. International Journal of Applied Cryptography, vol. 3, no. 2, p. 181–194, Jan. 2014.
DOI: http://dx.doi.org/10.1504/IJACT.2014.062740.
8. Zeng Z., Gu D., Liu J. and Guo Z. An Improved Side-Channel Attack Based on Support Vector Machine. Tenth International Conference on Computational Intelligence and Security. 2014, p. 676–680.
DOI: http://dx.doi.org/10.1109/CIS.2014.80.
9. Shaikh M., Arain Q.A. and Saddar S. Paradigm Shift of Machine Learning to Deep Learning in Side Channel Attacks - A Survey. 6th International Multi-Topic ICT Conference (IMTIC). 2021, p. 1–6.
DOI: http://dx.doi.org/10.1109/IMTIC53841.2021.9719689.
10. Biswas K., Ghosal D. and Nagaraja S. A Survey of Timing Channels and Countermeasures. ACM Comput. Surv., vol. 50, no. 1, p. 6:1–6:39, 2017. DOI: http://dx.doi.org/10.1145/3023872.
11. Quisquater J.-J. and Samyde D. ElectroMagnetic Analysis (EMA): Measures and Counter-measures for Smart Cards. in Smart Card Programming and Security, Berlin, Heidelberg. 2001, p. 200–210.
12. Moore S., Anderson R., Cunningham P., Mullins R. and Taylor G. Improving smart card security using self-timed circuits. In Proceedings Eighth International Symposium on Asynchronous Circuits and Systems, Apr. 2002, p. 211–218.
DOI: http://dx.doi.org/10.1109/ASYNC.2002.1000311.
13. Cilio W., Linder M., Porter C., Di J., Smith S. and Thompson D. Side-channel attack mitigation using dual-spacer Dual-rail Delay-insensitive Logic (D3L). In Proceedings of the IEEE SoutheastCon 2010 (SoutheastCon), Mar. 2010, p. 471–474.
DOI: http://dx.doi.org/10.1109/SECON.2010.5453826.
14. Spreitzer R., Moonsamy V., Korak T. and Mangard S. Systematic Classification of Side-Channel Attacks: A Case Study for Mobile Devices. IEEE Communications Surveys Tutorials, vol. 20, no. 1,
p. 465–488, 2018.
DOI: http://dx.doi.org/10.1109/COMST.2017.2779824.
15. Kaur S., Singh B. and Kaur H. Analytical Classifications of Side Channel Attacks, Glitch Attacks and Fault Injection Techniques: Their Countermeasures. In 2020 Indo – Taiwan 2nd International Conference on Computing, Analytics and Networks (Indo-Taiwan ICAN). 2020, p. 144–151.
DOI: http://dx.doi.org/10.1109/Indo-TaiwanICAN48429.2020.9181324.
16. Ferrag M.A., Maglaras L., Derhab A. and Janicke H. Authentication schemes for smart mobile devices: threat models, countermeasures, and open research issues. Telecommun Syst, vol. 73, no. 2, p. 317–348, Feb. 2020.
DOI: http://dx.doi.org/10.1007/s11235-019-00612-5.
17. Abu-Ghazaleh N., Ponomarev D. and Evtyushkin D. How the spectre and meltdown hacks really worked. IEEE Spectrum, vol. 56, no. 3, p. 42–49, Mar. 2019.
DOI: http://dx.doi.org/10.1109/MSPEC.2019.8651934.
18. Yan L., Guo Y., Chen X. and Mei H. A Study on Power Side Channels on Mobile Devices, arXiv, arXiv:1512.07972, Dec. 2015. DOI: http://dx.doi.org/10.48550/arXiv.1512.07972.
19. Kocher P., Jaffe J. and B. Jun. Differential Power Analysis. In Advances in Cryptology — CRYPTO’ 99, Berlin, Heidelberg. 1999, p. 388–397.
20. Gebotys C.H., Ho S. and Tiu C.C. EM Analysis of Rijndael and ECC on a Wireless Java-Based PDA.
In Cryptographic Hardware and Embedded Systems – CHES 2005, Berlin, Heidelberg. 2005, p. 250–264.
DOI: http://dx.doi.org/10.1007/11545262_19.
21. O’Flynn C. Fault Injection using Crowbars on Embedded Systems. IACR Cryptol. ePrint Arch., p. 810, 2016.
22. Hutter M. and Schmidt J.-M. The Temperature Side Channel and Heating Fault Attacks. In Smart Card Research and Advanced Applications, Cham. 2014, p. 219–235.
DOI: http://dx.doi.org/10.1007/978-3-319-08302-5_15.
23. Sparsø J. and Furber S. Principles of Asynchronous Circuit Design. Boston, MA: Springer US, 2001.
DOI: http://dx.doi.org/10.1007/978-1-4757-3385-3.
24. Liu M., Zhang Z., Wen J. and Jia Y. An Approximate Symmetry Clock Tree Design with Routing Topology Prediction. IEEE International Midwest Symposium on Circuits and Systems (MWSCAS). 2021, p. 92–96.
DOI: http://dx.doi.org/10.1109/MWSCAS47672.2021.9531772.
25. Veendrick H. J.M. Nanometer CMOS ICs: From Basics to ASICs. Cham: Springer International Publishing, 2017.
DOI: http://dx.doi.org/10.1007/978-3-319-47597-4.
26. Kebaili M., Brignone J. and Morin-Allory K. Clock domain crossing formal verification: a meta-model. IEEE International High Level Design Validation and Test Workshop (HLDVT). 2016, p. 136–141.
DOI: http://dx.doi.org/10.1109/HLDVT.2016.7748267.
27. Muller D.E. and Bartky W.C. A theory of asynchronous circuits. Annals of Computing Laboratory of Harvard University, no. 5, p. 204–243, 1959.
28. Nowick S.M. and Singh M. High-performance asynchronous pipelines: An overview. IEEE Design and Test of Computers, vol. 28, no. 5, p. 8–22, 2011. DOI: http://dx.doi.org/10.1109/MDT.2011.71.
29. Weber L. de Oliveira, E. Carara and F.G. Moraes. Reducing NoC Energy Consumption Exploring Asynchronous End-to-end GALS Communication. 33rd Symposium on Integrated Circuits and Systems Design (SBCCI). 2020, p. 1–6.
DOI: http://dx.doi.org/10.1109/SBCCI50935.2020.9189896.
30. Densing C.V.J. Asynchronous MOUSETRAP Implementation of AES-128 Encryption Using 65nm Standard Cells. IEEE Region Ten Symposium (Tensymp). Jul. 2018, p. 80–84.
DOI: http://dx.doi.org/10.1109/TENCONSpring.2018.8691968.
31. Van Berkel, Burgess R., Kessels J., Roncken M., Schalij F. and Peeters A. Asynchronous circuits for low power: a DCC error corrector. IEEE Design Test of Computers, vol. 11, no. 2, p. 22–32, 1994.
DOI: http://dx.doi.org/10.1109/54.282442.
32. Ikeda Asada M., Devlin B.S. and Sogabe T. Self-Synchrounous Circuits with Completion/Error Detection as a Candidate of Future LSI Resilient for PVT Variations and Aging. IEEE 25th International Symposium on Defect and Fault Tolerance in VLSI Systems. 2010, p. 3–3. DOI: http://dx.doi.org/10.1109/DFT.2010.61.
33. Plekhanov L.P., Zakharov V.N. Universal functional method for analyzing large self-timed circuits. Institute of Informatics Problems, Russian Academy of Sciences.2020, vol. 30, no. 2, p. 11-20.
DOI: http://dx.doi.org/10.14357/08696527200202. EDN KDUWST.
34. Сурков А.В. Маршрут проектирования самосинхронных конвейерных схем с использованием возможностей сапр. А.В. Сурков, А.О. Власов. Программные продукты и системы. 2015, № 4, с. 110–115. EDN VIDBXD.
35. Каменских А.Н. Особенности обеспечения отказоустойчивости самосинхронных цифровых схем. А.Н. Каменских, С.Ф. Тюрин. Электротехника. 2014, № 11, с. 32–37. EDN STGYHZ.
36. Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В. и др. Повышение сбоеустойчивости индикации самосинхронных схем. Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020, № 2, с. 66–72. DOI: http://dx.doi.org/10.31114/2078-7707-2020-2-66-72. EDN DQMAKC.
37. Данилов И.А., Шнайдер А.И., Балбеков А.О., Рогаткин Ю.Б. C-элементы на основе DICE-ячейки как элементы сбоеустойчивых самосинхронных схем. Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. 2015, № 3, с. 32–38. EDN UNETJJ.
38. Moreira B. Oliveira, F. Moraes and N. Calazans. Impact of C-elements in asynchronous circuits. In Thirteenth International Symposium on Quality Electronic Design (ISQED), Mar. 2012, p. 437–343.
DOI: http://dx.doi.org/10.1109/ISQED.2012.6187530.
39. Danilov A., Gorbunov M.S., Shnaider A.I., Balbekov A.O., Rogatkin Y.B. and Bobkov S.G. On board electronic devices safety provided by DICE-based Muller C-elements. Acta Astronautica, vol. 150, p. 28–32, Sep. 2018.
DOI: http://dx.doi.org/10.1016/j.actaastro.2018.01.019.
40. Yu Z.C., Furber S.B. and Plana L.A. An investigation into the security of self-timed circuits. In Ninth International Symposium on Asynchronous Circuits and Systems, Proceedings. 2003, p. 206–215.
DOI: http://dx.doi.org/10.1109/ASYNC.2003.1199180.
41. Plana A., Riocreux P.A., Bainbridge W.J., Bardsley A., Garside J.D. and Temple S. SPA - a synthesisable Amulet core for smartcard applications. In Proceedings Eighth International Symposium on Asynchronous Circuits and Systems, Apr. 2002, p. 201–210.
DOI: http://dx.doi.org/10.1109/ASYNC.2002.1000310.
42. Chong K.-S. et al. Side-Channel-Attack Resistant Dual-Rail Asynchronous-Logic AES Accelerator Based on Standard Library Cells. Asian Hardware Oriented Security and Trust Symposium (AsianHOST). 2019, p. 1–7.
DOI: http://dx.doi.org/10.1109/AsianHOST47458.2019.9006690.
43. Xia Z., Hariyama M. and Kameyama M. Asynchronous Domino Logic Pipeline Design Based on Constructed Critical Data Path. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 23, no. 4, p. 619–630, Apr. 2015.
DOI: http://dx.doi.org/10.1109/TVLSI.2014.2314685.
44. Li Y., Wu X. and Bai G. Implementation of SM4 Algorithm based on Asynchronous Dual-Rail Low-power Design.14th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT). 2018, p. 1–3.
DOI: http://dx.doi.org/10.1109/ICSICT.2018.8564874.
45. Ho W.-G. et al. A DPA-Resistant Asynchronous-Logic NoC Router with Dual-Supply-Voltage-Scaling for Multicore Cryptographic Applications. IEEE International Symposium on Circuits and Systems (ISCAS). 2020, p. 1–5. DOI: http://dx.doi.org/10.1109/ISCAS45731.2020.9180849.
DOI: http://dx.doi.org/10.26583/bit.2022.2.09
Ссылки
- На текущий момент ссылки отсутствуют.
Это произведение доступно по лицензии Creative Commons «Attribution» («Атрибуция») 4.0 Всемирная.